因PCB高速問(wèn)題而產(chǎn)生的信號過(guò)沖、下沖、反射、振鈴、串擾等，系統正常時(shí)序受?chē)乐赜绊?，系統時(shí)序余量的減少迫使人們關(guān)注影響數字波形時(shí)序和質(zhì)量的各種現象。由于速度的提高使時(shí)序變得更苛刻，無(wú)論對系統原理多么熟悉，任何忽略和簡(jiǎn)化都可能給系統帶來(lái)不良影響。在PCB高速設計中時(shí)序問(wèn)題是至關(guān)重要的，本文將著(zhù)重討論高速設計中時(shí)序分析及仿真策略。
公共時(shí)鐘同步的時(shí)序分析及仿真
在高速數字電路中，數據的傳輸一般都通過(guò)時(shí)鐘對數據信號進(jìn)行有序的收發(fā)控制。芯片只能按規定的時(shí)序發(fā)送和接收數據，過(guò)長(cháng)的信號延遲或信號延時(shí)匹配不當都可能導致信號時(shí)序的違背和功能混亂。在低速系統中，互連延遲和振鈴等現象都可忽略不計，因為在這種低速系統中信號有足夠的時(shí)間達到穩定狀態(tài)。但在高速系統中，邊沿速率加快、系統時(shí)鐘速率上升，信號在器件之間的傳輸時(shí)間以及同步準備時(shí)間都縮短，傳輸線(xiàn)上的等效電容、電感也會(huì )對信號的數字轉換產(chǎn)生延遲和畸變，再加上信號延時(shí)不匹配等因素，都會(huì )影響芯片的建立和保持時(shí)間，導致芯片無(wú)法正確收發(fā)數據、系統無(wú)法正常工作。
所謂公共時(shí)鐘同步，是指在數據的傳輸過(guò)程中，總線(xiàn)上的驅動(dòng)端和接收端共享同一個(gè)時(shí)鐘源，在同一個(gè)時(shí)鐘緩沖器(CLOCK BUFFER)發(fā)出同相時(shí)鐘的作用下，完成數據的發(fā)送和接收。圖1所示為一個(gè)典型的公共時(shí)鐘同步數據收發(fā)工作示意圖。圖1中，晶振CRYSTAL產(chǎn)生輸出信號CLK_IN到達時(shí)鐘分配器CLOCK BUFFER，經(jīng)CLOCK BUFFER分配緩沖后發(fā)出兩路同相時(shí)鐘，一路是CLKB，用于DRIVER的數據輸出；另一路是CLKA，用于采樣鎖存由DRIVER發(fā)往RECEIVER的數據。時(shí)鐘CLKB經(jīng)Tflt_CLKB一段飛行時(shí)間(FLIGHT TIME)后到達DRIVER，DRIVER內部數據由CLKB鎖存經(jīng)過(guò)TCO_DATA時(shí)間后出現在DRIVER的輸出端口上，輸出的數據然后再經(jīng)過(guò)一段飛行時(shí)間Tflt_DATA到達RECEIVER的輸入端口；在RECEIVER的輸入端口上，利用CLOCK BUFFER產(chǎn)生的另一個(gè)時(shí)鐘CLKA(經(jīng)過(guò)的延時(shí)就是CLKA時(shí)鐘飛行時(shí)間，即Tflt_CLKA)采樣鎖存這批來(lái)自DRIVER的數據，從而完成COMMON CLOCK一個(gè)時(shí)鐘周期的數據傳送過(guò)程。
以上過(guò)程表明，到達RECEIVER的數據是利用時(shí)鐘下一個(gè)周期的上升沿采樣的，據此可得到數據傳送所應滿(mǎn)足的兩個(gè)必要條件：①RECEIVER輸入端的數據一般都有所要求的建立時(shí)間Tsetup，它表示數據有效必須先于時(shí)鐘有效的最小時(shí)間值，數據信號到達輸入端的時(shí)間應該足夠早于時(shí)鐘信號，由此可得出建立時(shí)間所滿(mǎn)足的不等式；②為了成功地將數據鎖存到器件內部，數據信號必須在接收芯片的輸入端保持足夠長(cháng)時(shí)間有效以確保信號正確無(wú)誤地被時(shí)鐘采樣鎖存，這段時(shí)間稱(chēng)為保持時(shí)間，CLKA的延時(shí)必須小于數據的無(wú)效時(shí)間(INVALID)，由此可得出保持時(shí)間所滿(mǎn)足的不等式。
