電源電路設計中，仿真技術(shù)是必不可少的一項工作，進(jìn)行仿真就需要設計工作師需要為設計項目建立一個(gè)測試平臺，從而提供可供觀(guān)測的輸出響應，根據這些輸出響應信息，工程師便可以判斷設計項目是否滿(mǎn)足預期的功能。通常工程師一般先對各個(gè)功能模塊進(jìn)行仿真驗證，全部通過(guò)后再對整個(gè)系統設計進(jìn)行仿真。當設計工程師在仿真中發(fā)現錯誤，就需要進(jìn)行仔細調試，找出錯誤發(fā)生的原因并加以修改。本文就將針對一種基于FPGA的軟硬件協(xié)同仿真加速技術(shù)進(jìn)行講解。
在針對復雜電路進(jìn)行軟件仿真時(shí)，系統的仿真時(shí)間往往需要占據大部分的設計時(shí)間。常常會(huì )為了仿真電路的某些功能，而不得不等上幾個(gè)小時(shí)甚至幾天。如何提高仿真效率，減少仿真復雜度，縮短仿真時(shí)間，將成為系統設計中的關(guān)鍵一環(huán).利用基于C語(yǔ)言的設計和驗證方法來(lái)代替傳統的基于HDL語(yǔ)言設計的仿真，從而加快仿真速度，但是這種方法只適用設計的早期階段。為了方便而快速的實(shí)現仿真驗證，及時(shí)得到測試數據，本文提出運用硬件加速的思想，采用硬件仿真平臺和軟件仿真平臺相互通信，即通過(guò)主機上運行的仿真軟件與硬件平臺相結合，實(shí)現軟硬件協(xié)同加速仿真，仿真速度可以提高30倍。
軟硬件協(xié)同加速仿真
在傳統的設計與驗證過(guò)程中，設計工程師首先將復雜的系統逐模塊的用硬件描述語(yǔ)言表述，待所有模塊在仿真器上單獨驗證通過(guò)后，通過(guò)模塊間整合進(jìn)行局部和整個(gè)設計的仿真，如圖1所示。
圖1 設計驗證進(jìn)程
假設模塊Master和模塊Slave是整個(gè)復雜設計中的一部分。模塊Master負責把輸入數據進(jìn)行數據處理，隨后把處理后數據發(fā)送到下一個(gè)模塊 Slave，Slave模塊完成一個(gè)功能復雜的算法運算，運算結束后把結果返回到模塊Master中，進(jìn)行下一步操作，設計框圖如圖2所示。
圖2 設計例子框圖
設計工程師在完成模塊Master和模塊Slave的HDL設計后，用HDL仿真器軟件分別對兩個(gè)模塊進(jìn)行仿真驗證，模塊Master的仿真時(shí)間花費了五分鐘，模塊Slave花費了十五分鐘，兩個(gè)模塊進(jìn)行聯(lián)合仿真花費了二十分鐘。如果設計不正確，則要對設計進(jìn)行重新修改和仿真直到驗證通過(guò)為止，重復的仿真工作將要花費幾天甚至幾星期。為了縮短仿真時(shí)間，本文提出利用硬件加速的思想，對設計進(jìn)行軟硬件協(xié)同加速仿真。模塊Master和模塊Slave的功能首先分別在軟件上仿真驗證通過(guò)，待模塊Slave經(jīng)綜合實(shí)現后，把模塊 Slave下載到硬件中，模塊Master仍然運行在軟件上，通過(guò)HDL仿真工具提供的外部接口實(shí)現軟硬件間的數據交互，進(jìn)行模塊Slave和模塊 Master的聯(lián)合仿真驗證，一旦仿真通過(guò)，把模塊Master和模塊Slave都放入硬件中進(jìn)行加速仿真驗證，這時(shí)兩個(gè)模塊的聯(lián)合仿真時(shí)間將大大縮短。
圖3 加速仿真
加速仿真技術(shù)實(shí)現框圖如圖3所示。DUT(Design Under Test)由可綜合的Verilog HDL語(yǔ)言設計完成。DUT綜合實(shí)現后，下載到現場(chǎng)可編程門(mén)陣列(FPGA：Field Programmable Gate Array)中進(jìn)行加速仿真驗證。運行在HDL 仿真器上的測試文件TestBench給DUT發(fā)送測試激勵并響應輸出信息，FPGA與HDL仿真器間的信息交換由仿真器提供的Verilog 編程語(yǔ)言接口(PLI：Programming Language Interface)來(lái)實(shí)現。Verilog PLI為Verilog代碼調用C語(yǔ)言編寫(xiě)的函數提供了一種機制，它提供了C語(yǔ)言動(dòng)態(tài)鏈接程序與仿真器的接口，可以實(shí)現C語(yǔ)言和Verilog語(yǔ)言的協(xié)同仿真。由于C語(yǔ)言在過(guò)程控制方面比Verilog語(yǔ)言有優(yōu)勢，可以用C程序來(lái)產(chǎn)生測試激勵和讀取信號的值。以Windows平臺為例，用戶(hù)通過(guò)運用C語(yǔ)言和Verilog PLI編寫(xiě)接口函數，編譯代碼并生成動(dòng)態(tài)鏈接庫(DLL：Dynamic Link Library)，然后在由Verilog語(yǔ)言編寫(xiě)的TestBench中調用這些函數。在執行TestBench文件進(jìn)行仿真時(shí)，TestBench中的C函數一旦鏈接成功，C函數將詳細信息傳遞給HDL仿真器，執行C函數就可以像仿真Verilog代碼一樣進(jìn)行仿真。這樣，設計工程師利用 Verilog PLI接口創(chuàng )建自己的系統調用任務(wù)和系統函數，就可以通過(guò)C語(yǔ)言編程對DUT進(jìn)行輔助仿真，達到Verilog語(yǔ)法所不能實(shí)現的功能。
